华为半导体负责人何庭波于 7 月 3 日在 ChinaXiv 平台发布了其《面向多层级电子系统的时间缩微理论》（又称“韬定律”）的 V2 版本。

与 5 月 25 日发布的 V1 版本相比，此次更新在原有的理论框架基础上，增加了大量关于工程实现细节、实测数据以及产品发展规划的内容，进一步充实了以时间常数 τ 为核心的后摩尔时代缩放理论体系。

在论文结构上，V2 版本整合了 V1 版本中的引言部分，形成了一个包含 8 个章节的完整论述体系，章节逻辑划分更加清晰。

V2 版本还加入了多张示意图，涵盖了 τ 分层时空模型、LogicFolding 架构、键合界面截面、Unified Bus 互连架构以及 Hi-ONE 光引擎等关键技术。

在工程实践方面，V2 版本深入解释了 LogicFolding 核心技术的“齿比”概念。当混合键合间距接近顶层金属布线尺寸时，3D 设计空间从传统的“宏块级离散优化”转变为“单元级连续优化”，这使得可以实现全局最优的垂直逻辑划分，克服了传统 3D 堆叠仅能按功能块分层的限制。

此外，V2 版本还补充了量产实测数据表格，具体列出了 Kirin 2026 与基准 Kirin9030 Pro 在电压、频率、归一化功耗、面积以及功率密度等参数。

在技术发展路线图方面，V2 版本进行了细化，明确了技术演进的各个节点。在移动端，补充了 TSV 技术从顶层金属下移至 M6 层以及多有源层堆叠等演进路径；在 AI 领域，明确了 Ascend 系列加速器的迭代节奏。